기사 원문 - https://newsroom.intel.com/intel-foundry/intel-foundry-details-process-milestones-future-innovation-at-vlsi-symposium
　

인텔 파운드리는 2026 VLSI 심포지엄에서 자사의 공정 로드맵과 장기 혁신 투자 성과를 발표했다. 인텔 파운드리는 이 자리에서 인텔 18A 제품군의 첫 번째 성능 가속 버전인 '인텔 18A-P' 공정이 시험 생산(Risk Production) 단계에 진입했으며, 이는 지난해 고객 및 파트너사들과 공유했던 로드맵 일정을 준수한 결과라고 밝혔다.

 

나가 찬드라세카란(Naga Chandrasekaran) 인텔 파운드리 총괄 부사장은 “이번 VLSI에서 공개한 성과와 발표는 인텔 파운드리가 장기적인 관점에서 첨단 공정 혁신을 선도하는 데 전념하고 있음을 고객 및 파트너사들에게 입증하는 계기”라며, “기술 혁신은 지속적인 여정이며 앞으로도 해결해야 할 과제들이 있지만, 인텔 18A-P 공정 및 중장기 R&D 측면에서 거두고 있는 유의미한 진전을 공유할 수 있게 되어 기쁘게 생각한다”고 말했다.

 

 VLSI에서 공개된 인텔 18A-P 성과

인텔 파운드리는 트랜지스터, 인터커넥트(배선), 설계·기술 공동 최적화(DTCO)의 유기적인 결합을 통해 인텔 18A-P 공정의 성능, 전력 효율 및 설계 이점을 극대화하고 있다. 이번 VLSI 심포지엄에서 인텔 파운드리 엔지니어링 팀은 다음과 같은 구체적인 기술 진전 성과를 발표했다. 

  • 인텔 18A-P는 인텔 18A 대비 동일 전력에서 9% 향상된 성능을 제공하거나, 동일 성능에서 전력 소모를 18% 절감한다. 이와 함께 열 특성을 개선하고 설계 유연성을 넓혔다.
  • 인텔 18A-P에 도입된 새로운 듀얼 콘택트 저저항 트랜지스터 옵션인 '파워 부스트(Power Boost)'를 공개했다. 이 기술은 동일한 정전용량에서 구동 전류를 높여 더 높은 주파수를 구현한다.
  • 소재 및 설계 혁신을 통해 열 저항(Thermal Resistance)을 20~40% 개선했다.
  • 형상 및 소재 최적화를 통해 칩 층간 수직 연결인 비아(Via) 저항을 10~30% 낮췄다.
  • PMOS 스트레인 엔지니어링을 통한 이동도(Mobility) 향상으로 전류가 트랜지스터를 더욱 효율적으로 통과하도록 했다.
  • 새로운 저전력 및 고성능 트랜지스터 옵션을 제공한다.
  • ULVT(Ultra-Low Threshold Voltage)와 LVT(Low Threshold Voltage) 사이에 다섯 번째 로직 Vt 쌍을 추가해, 설계자가 속도와 전력 간의 균형을 정밀하게 조율할 수 있는 선택지를 넓혔다.
  • 인텔 18A-P는 인텔 18A와 설계 규칙이 완전하게 호환되어, 기존 IP와 설계 플로우를 그대로 재사용할 수 있다.
  • 인텔 18A와 마찬가지로 인텔 18A-P는 두 가지 셀 높이(180nm 및 160nm)와 50nm의 CPP(Contacted Poly Pitch)를 제공한다.

 

VLSI에서 발표된 추가 사항들

인텔 파운드리는 지난해 인텔 18A를 통해 게이트올어라운드(GAA) 트랜지스터와 후면 전력 공급(BSPD) 기술을 시장에 선보였다. 이번 VLSI 심포지엄에서 엔지니어링 팀은 이러한 기술이 향후 로직 설계의 성능, 에너지 효율 및 스케일링 향상을 위한 기반을 어떻게 제공할지 공유했다. 

  • VLSI 초청 강연에서 에릭 칼(Eric Karl) 인텔 파운드리 펠로우는 인텔이 후면 전력 공급과 게이트올어라운드(GAA) 트랜지스터의 기술적 이점을 정량화한 수치를 공개했다. 칼 팰로우는 이번 기술을 통해 라우팅 면적을 11% 줄이고 동적 전압 강하(Droop)를 10배 감소시켰다고 밝혔다. 이를 통해 동급 전면 인터커넥트 기술 대비 주파수를 최대 6% 향상시키거나, 동적 전력을 15% 이상 절감할 수 있다.
  • 인텔 파운드리 실리콘 및 플랫폼 엔지니어링 그룹의 만주 샤마나(Manju Shamanna)는 게이트올어라운드(GAA) 및 후면 전력 공급 공정 기반으로 제작된 CPU 코어의 실리콘 측정 결과를 공개했다. 이번 연구 결과에 따르면, 이 공정은 저전압 환경(약 0.5V)에서 약 30%의 주파수 개선을 달성하는 등 저전압에서의 뛰어난 주파수 스케일링을 보여주었다. 이와 함께 IR 드롭을 감소시켜 보다 효율적인 작동을 가능하게 한다.

 

VLSI에서 발표된 미래 혁신

인텔 파운드리는 또한 이번 행사에서 미래 실리콘 스케일링에 중요한 여러 분야의 장기 연구 성과를 발표했다. 

  • CFET(상보형 FET): 인텔은 45nm 게이트 피치에서 NMOS와 PMOS 소자를 수직으로 적층한 모놀리식 CFET 인버터를 시연했다. 이는 수직 소자 아키텍처를 통해 게이트올어라운드(GAA) 트랜지스터 이후에도 지속적인 로직 스케일링을 가능하게 하는 발판을 마련한 것이다.
  • 전력 관리를 위한 GaN + Si 통합: 인텔은 약 1,000개 게이트 규모의 디지털 제어 블록을 포함해, 질화갈륨(GaN) 전력 소자와 실리콘 로직을 300mm 웨이퍼 상에 모놀리식 통합하는 기술을 시연했다. 이를 통해 단일 공정 내에서 고성능 전력 소자와 효율적인 대규모 디지털 제어를 동시에 구현함으로써 시스템 복잡성을 낮출 수 있다.
  • 서브트랙티브 루테늄 인터커넥트: 인텔은 에어갭이 통합된 서브트랙티브 루테늄 기술을 시연해, 구리(Cu) 대비 최대 약 35%의 기생 정전용량(Capacitance) 감소와 유의미한 주파수 향상을 달성했다. 이는 배선 미세화가 지속되는 상황에서 저항-정전용량(RC) 지연을 개선할 수 있는 실현 가능한 대안을 제시한다.

  

미래 예측 진술에 대한 면책 조항

본 보도자료에는 다수의 리스크와 불확실성을 내포한 미래 예측 진술이 포함되어 있습니다. "가속화하다", "달성하다", "목표하다", "포부", "예상하다", "믿다", "전념하다", "지속하다", "~할 수 있다", "설계되다", "추정하다", "기대하다", "전망하다", "미래", "목표", "성장하다", "지침", "의도하다", "가능성이 높다", "~일지도 모른다", "~일 수 있다", "마일스톤", "차세대", "목적", "순조로운", "기회", "전망", "계류 중인", "계획하다", "위치하다", "가능한", "잠재적인", "예측하다", "진전", "확대(램프)", "로드맵", "모색하다", "~해야 한다", "노력하다", "목표", "~가 되다", "다가오는", "~할 것이다", "~할 것이다)" 등의 단어 및 이와 유사하게 변형된 표현은 다음과 같은 진술을 포함할 수 있는 미래 예측 진술임을 식별하기 위한 것입니다: 

  • 인텔 18A-P 공정 노드 및 해당 노드의 위험 생산, 그리고 이와 관련된 성능, 전력 및 설계상의 이점, 경쟁력, 기술적 진보;
  • CFET 인버터, 질화갈륨(GaN) + 실리콘(Si) 통합, 루테늄(sRu) 상호연결 기술에서 자사가 거둔 연구 개발 성과

 

이러한 진술은 실제 결과가 표현되거나 암시된 내용과 실질적으로 달라질 수 있는 많은 리스크와 불확실성을 수반하며, 이는 다음과 같은 리스크를 포함하고 있습니다;

 

  • 당사 산업 내 높은 수준의 경쟁 및 빠른 기술 변화;
  • 리스크가 내재되어 있으며 유의한 수익을 실현하지 못할 수도 있는, R&D 및 제조 시설에 대한 당사의 막대하고 장기적인 투자;
  • 새로운 반도체 제품 및 제조 공정 기술을 개발하고 구현하는데 있어서의 복잡성과 불확실성;
  • 제품 수요 및 마진의 변화;
  • 거시경제적 조건과 지정학적 긴장 및 갈등(미중 간의 지정학적 및 무역 긴장, 이스라엘과 중동에 영향을 미치는 긴장 및 갈등, 중국 본토와 대만 간의 긴장 고조, 러시아와 우크라이나 전쟁 여파 포함);
  • 당사 사업, 당사가 경쟁하는 시장 및 세계 경제에 영향을 미치는 관세 및 수출 통제를 포함하여, 국제 무역 정책과 관련해 최근 고조된 지정학적 긴장, 변동성 및 불확실성;
  • AI 기능을 갖춘 제품의 진화하는 시장;
  • 당사의 제조 시설을 지원하고 외부 파운드리를 포함하는 당사의 복잡한 글로벌 공급망의 중단, 지연, 무역 긴장 및 갈등, 또는 부족으로 인한 영향;
  • 특히 차세대 제품을 개발하고 차세대 제조 공정 기술을 구현함에 따라 발생하는 제품 결함, 오류(errata) 및 기타 제품 문제
  • 본 보고서, 당사의 2025년 Form 10-K 및 기타 SEC 제출 문서에 기술된 기타 리스크 및 불확실성

 

이러한 리스크와 불확실성을 고려하여, 독자는 이러한 미래 예측 진술에 부적절하게 의존하지 않도록 주의해야 합니다. 독자께서는 본 보도자료 및 당사가 수시로 SEC에 제출하여 당사 사업에 영향을 미칠 수 있는 리스크와 불확실성을 공개하는 기타 문서에 포함된 다양한 공시 내용을 주의 깊게 검토하고 고려하실 것을 권장합니다.

 

특별하게 명시되지 않는 한, 본 보도자료의 미래 예측 진술은 본 문서의 제출일 기준 완료되지 않은 매각, 합병, 인수 또는 기타 사업 결합의 잠재적 영향을 반영하지 않습니다. 또한, 본 보도자료의 미래 예측 진술은 경영진이 신뢰할 수 있다고 판단한 제3자 정보 및 예측에 기반한 기대를 포함하여, 이전 날짜가 명시되지 않는 한 본 보도자료 작성일 현재 경영진의 기대를 바탕으로 합니다. 당사는 법률에 의해 공시가 요구되는 범위를 제외하고, 새로운 정보, 새로운 전개 또는 기타 결과로 인해 이러한 진술을 업데이트할 의무를 지지 않으며 이에 대한 어떠한 의무도 명시적으로 부인합니다.